不只是看课和刷题，而是完整的学习闭环
30 章从数字逻辑入门到 CPU 设计的完整课程，每章包含理论、参考案例、实验和测试四个模块。
基于 stepfpga 云 IDE，支持 Verilog 编码、在线综合、管脚分配、仿真和 USB 拖拽下载，图形化编辑器让初学者也能快速上手。
5 个专业 AI Agent（导师、实验、调试、测试、项目），结合你的学习进度和代码上下文，给出精准的指导和提示。
实时追踪你的学习进度、技能掌握度和薄弱环节，AI 智能推荐下一步学习内容。
搭配 XO2-4000HC 小脚丫开发板，8 LED、RGB LED、数码管、按键、拨码开关、UART——每个实验都能下载到板上验证。
班级管理、成绩分析、AI 自动生成实验和题目、常见错误模式识别，让教学更高效。
从零基础到设计一个完整的教学型处理器
二进制、逻辑门、布尔代数、组合模块
时钟、触发器、计数器、PWM、设计规范
FSM、Moore/Mealy、UART、控制器设计
Verilog 语法、层级设计、仿真与 Testbench
ALU、寄存器堆、数据通路、取指与解码
单周期 CPU、ISA、汇编、调试与综合项目
嵌入学习、实验、调试每一个环节的智能辅助
我的计数器不会复位，一直在计数
我注意到你在 always @(posedge clk) 块中使用了阻塞赋值=。对于时序逻辑，应该使用非阻塞赋值<=。