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7时序逻辑基础

触发器与寄存器

Flip-flops & Registers

75min

7.1 锁存器与触发器概述

在数字电路中,触发器(Flip-flop)是最基本的时序逻辑存储单元。 它能够在时钟信号的控制下存储一位二进制信息。

与组合逻辑不同,时序逻辑的输出不仅取决于当前输入,还取决于电路的历史状态。 触发器就是实现这种"记忆"功能的核心元件。

互动演示

🔄

D触发器时序仿真动画

(交互组件占位)

D触发器在时钟上升沿时,将输入端D的值传递到输出端Q, 并保持到下一个时钟上升沿。这就是所谓的边沿触发特性。

Verilog 示例
// 带同步复位的D触发器
module d_flip_flop (
input wire clk, rst_n, d,
output reg q
);
always @(posedge clk) begin
if (!rst_n)
q <= 1'b0;
else
q <= d;
end
endmodule

本章知识点

锁存器15%

电平敏感的存储元件

D 触发器25%

边沿触发的基本存储单元

JK 触发器15%

功能最全面的触发器

T 触发器10%

翻转型触发器

寄存器20%

多位数据的并行存储

移位寄存器15%

数据按时钟逐位移动

🤖AI 助教
上下文: 第7章 · 触发器与寄存器 · 理论
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