能力画像
追踪你的学习进度和技能掌握情况
⏱
42h
学习时长
🔥
14天
连续天数
📚
6/30
已完成章节
🔬
12/60
已完成实验
📝
6
已完成测试
🎯
82
测试均分
技能雷达图
组合逻辑
时序逻辑
状态机
Verilog
仿真调试
硬件验证
中级
综合水平
组合逻辑
85%
时序逻辑
60%
状态机
25%
Verilog
40%
仿真调试
55%
硬件验证
50%
章节掌握热力图
S1: 数字逻辑入门
1
2
3
4
5
S2: 时序逻辑基础
6
7
8
9
10
S3: 状态机与接口
11
12
13
14
15
S4: Verilog与模块化
16
17
18
19
20
S5: 数据通路与处理器
21
22
23
24
25
S6: CPU与综合项目
26
27
28
29
30
掌握度:
0%
<50%
<70%
<85%
85%+
薄弱点分析
时序约束理解薄弱
建议复习第6章时钟与时序基础，完成相关实验
非阻塞赋值使用需加强
在实验中多练习 always 块中的 <= 赋值
Testbench 编写需加强
建议先学习第19章仿真与Testbench
逻辑门化简掌握
已熟练掌握，可以尝试更复杂的优化
组合逻辑设计掌握
表现优秀，已具备进阶能力